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Si4421
Application Proposal for LPDM (Low Power Duty-Cycle Mode) Receivers:
16. Low Battery Detector and Microcontroller Clock Divider Command
Bit
15
1
14
1
13
0
12
0
11
0
10
0
9
0
8
0
7
d2
6
d1
5
d0
4
0
3
v3
2
v2
1
v1
0
v0
POR
C000h
The 4-bit parameter (v3 to v0) represents the value V, which defines the threshold voltage V lb of the detector:
V lb = 2.25 + V · 0.1 [V]
Clock divider configuration:
d2
0
0
0
0
1
1
1
1
d1
0
0
1
1
0
0
1
1
d0
0
1
0
1
0
1
0
1
Clock Output
Frequency [MHz]
1
1.25
1.66
2
2.5
3.33
5
10
The low battery detector and the clock output can be enabled or disabled by bits eb and dc, respectively, using the Power
Management Command (page 15).
26
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